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模組A-9:適用於RISC-V指令集架構及記憶體階層的系統層級模擬


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教材模組名稱適用於RISC-V指令集架構及記憶體階層的系統層級模擬
教材模組
教學目標
1. 課程模組整體教學目標:
   學習RISC-V指令集架構與記憶體階層模擬觀念,並透過系統模擬器觀察程式執行效能及瓶頸。運用FPGA實作客製化指令,並進一步調整軟體工具鏈,觀察應用程式整體效能改善。
2. 教材模組:
   (1) B1: RISC-V ISA Formats & Features
     簡介RISC-V指令集,並對比MIPS指令集差異及特色分析。
   (2) B2: Gem5 and DRAMSim2 Simulators
     運用RISC-V/記憶體模擬器,使學生學習效能評析並觀察效能瓶頸。
   (3) B3: RISC-V on FPGA
     整合國內業界產品,介紹客製化指令之設計流程,並於FPGA實作客製化指令,觀察效能改善。
教材模組時數 12 hrs
教材模組
課程大綱
1. B1: RISC-V ISA Formats & Features(2 hrs)
   B1-1 Lecture: RISC-V Instruction Set Architecture
2. B2: Gem5 and DRAMSim2 Simulators(6 hrs)
   B2-1 Lecture: Architectural Simulation
   B2-2 Lab: RISC-V ISA Simulation: Gem5
   B2-3 Lab: Memory Simulation: DRAMSim2 with Gem5
3. B3: RISC-V on FPGA(4 hrs)
   B3-1 Lab: RISC-V with Custom Instruction on FPGA
可分享教材模組內容說明1. Handout
   (1) RISC-V ISA (2) Architectural Simulation (3) RISC-V ISA Simulation: Gem5 (4) Memory Simulation: DRAMSim2 with Gem5 (5) RISC-V on FPGA
2. Video
   (1) RISC-V ISA (2) Architectural Simulation (3) RISC-V ISA Simulation: Gem5 (4) Memory Simulation: DRAMSim2 with Gem5 (5) RISC-V on FPGA
3. Others
   (1) Run script (2) Source code for tiled matrix multiplication (3) Verilog code for custom instruction demo (4) Application source code for demo
所需實作平台配備與經費需求預估(以模組教學實作所需基本軟、硬體平台估算)1. 具有Linux OS平台及RISC-V tool chain之工作站 經費:低階運算工作站約NT$100,000元。
2. Terasic T-Core FPGA, JTAG UART (109年2月上市) 經費:友晶T-Core及JTAG UART每份約NT$2,500元
聯盟/示範教學實驗室可提供之訓練與技術支援(含實驗示範影片)1. 線上教學影片: 可分享上述所列教材教學內容。
2. 辦理教師+助教工作坊
3. 聯盟網址:http://ec2-18-188-66-21.us-east-2.compute.amazonaws.com/
聯絡窗口負責人員:台灣科技大學 劉一宇教授
聯絡方式:yyliu@mail.ntust.edu.tw / 02-2730-3664

【示範教材】適用於RISC-V指令集架構及記憶體階層的系統層級模擬模組教材簡易版

【示範影片】適用於RISC-V指令集架構及記憶體階層的系統層級模擬模組

【實作平台配備】適用於RISC-V指令集架構及記憶體階層的系統層級模擬模組